可以用clock来做一些逻辑吗？？

scutlee · 发表于 2024-8-9 15:10:53

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always@（posedge fast_clk）

A<= slow_clk

像这种？？

zhaozhety · 发表于 2024-8-13 18:13:07

跨时钟域约束写好就可以

出尘入世 · 发表于 2024-8-15 08:49:23

逻辑功能可行，但是综合和APR时序难处理

任大大 · 发表于 2024-8-16 10:12:16

出尘入世发表于 2024-8-15 08:49
逻辑功能可行，但是综合和APR时序难处理

时钟和复位做寄存器的D端好像都挺难处理的，请问有什么方法吗

jinfeier · 发表于 2024-8-16 13:33:04

zhaozhety 发表于 2024-8-13 18:13
跨时钟域约束写好就可以

跨时钟域约束注意什么原则，一般怎么约束呀

zhaozhety · 发表于 2024-8-29 17:03:59

jinfeier 发表于 2024-8-16 13:33
跨时钟域约束注意什么原则，一般怎么约束呀

时序不重要的话，直接设置false path

upsidedown · 发表于 2024-9-3 15:11:55

clock-as-data信号与其他信号没有实质区别，只需要通过约束set_clock_sense -logical_stop_propagation打断时钟属性在该路径上的传播。此信号作为时钟与capture时钟是同步关系就是正常地对这个信号作为数据的同步约束；如果两个时钟是异步关系，在实际电路上就不可能满足同步约束，因此当然可以设置false path（在综合时也可能选择不设置）。

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