VCS 里面仿真的VHDL 信号名有问题求助

2296811808 · 发表于 2024-8-3 12:22:39

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VCS 里面仿真的VHDL 信号名在dve 合verdi 波形中怎么都显示大写了有办法按照代码显示吗？

gesanghua1128 · 发表于 2024-8-3 19:23:15

verdi怎么弄不知道，不过你可以考虑用dve试试

2296811808 · 发表于 2024-8-3 22:38:17

gesanghua1128 发表于 2024-8-3 19:23
verdi怎么弄不知道，不过你可以考虑用dve试试

dve 怎么弄我发现dve 也是大写的？

gesanghua1128 · 发表于 2024-8-5 19:13:50

我去找了一下，verdi好像有设置的地方。

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