guardring在SOI中是否还必要

yurunji

SOI CMOS中不需要考虑latch up了，那soi工艺里是否可以完全不加guardring呢，在cmos工艺中，logic一般加一条guardring，提供电位，模拟一般几个或者一个mos围一个guardring；在soi中，个人感觉logic可以直接舍弃guardring，模拟是否还需要加呢，加的话只能起到一个隔离的作用；如果不加那soi工艺是不是只需要mos摆好，连线就好了，感觉和cmos的经验差距过大

andyfan

还是有hybrid区域，就是把SOI拿掉，直接做到体硅上的器件，比如BIPOLAR。

yurunji

   

andyfan 发表于 2024-7-29 18:21
还是有hybrid区域，就是把SOI拿掉，直接做到体硅上的器件，比如BIPOLAR。

我看也有在soi上做三极管的，如果这样的话，是不是就完全不需要guardring

菜鸟一号

   

yurunji 发表于 2024-7-30 09:46
我看也有在soi上做三极管的，如果这样的话，是不是就完全不需要guardring

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感觉可以拿掉，但是要有数据支撑。因为SOI不代表绝对不可能形成PNP结构

yurunji

   

菜鸟一号 发表于 2024-7-30 13:45
感觉可以拿掉，但是要有数据支撑。因为SOI不代表绝对不可能形成PNP结构

是的，目前还在研究工艺中，所以还不很确定，想要找有没有做过soi的实例来确认一下具体要怎么做

andyfan

   

yurunji 发表于 2024-7-30 13:52
是的，目前还在研究工艺中，所以还不很确定，想要找有没有做过soi的实例来确认一下具体要怎么做
...

我说的就是实际的例子啊，GF的22 FDSOI的三极管就是做在体硅上。

andyfan

   

菜鸟一号 发表于 2024-7-30 13:45
感觉可以拿掉，但是要有数据支撑。因为SOI不代表绝对不可能形成PNP结构

PDSOI还有可能，FDSOI基本没可能，不然就不是FULL DEPLETION了。

yurunji

   

andyfan 发表于 2024-7-30 15:57
我说的就是实际的例子啊，GF的22 FDSOI的三极管就是做在体硅上。

了解了，所以不考虑三极管的话正常的soi上的mos就可以拿掉guardring了吧，因为我之前没做过soi的东西，从cmos过来感觉还很迷茫，soi的layout是不是可以理解为模拟器件也可以不加ring直接摆，PN之间也不需要拉开很大的space了，还请求大佬指教

yurunji

   

andyfan 发表于 2024-7-30 16:05
PDSOI还有可能，FDSOI基本没可能，不然就不是FULL DEPLETION了。

mos不考虑latch up的话感觉PN之间的space也可以做到很小了

andyfan

   

yurunji 发表于 2024-7-30 16:28
了解了，所以不考虑三极管的话正常的soi上的mos就可以拿掉guardring了吧，因为我之前没做过soi的东西，从c ...

这个看FDSOI还是PDSOI，情况差异很大。


就FDSOI来说，也不是简单的P/N就可以拉的很近。背栅的WELL是直接影响阈值电压的，同一个管子做在NW里面是一个Vt，做在PW里面就是另外一个Vt。
简单说，不是体硅的N做在PW里面，P做在NW里面的概念。是regular well还是flip well的概念，不同well，不同Vt.

但如果用了不同的WELL，哪WELL之间的距离要求就一定还存在（工艺需求）。


当然你可以选择都做在SINGLE WELL里面的器件，就像你说的，可以节省面积。