假如FPGA的WNS是0.13ns，那么时序约束的时候是不是可以减少0.13ns呢

scutlee · 发表于 2024-7-27 01:33:45

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kk2009 · 发表于 2024-8-1 03:00:19

可以，正的slack。
但是这有什么意义呢？
自己知道就可以了，也就是说当前的clock的周期是p ns，对应的clock frequency是1/p，那么实际能跑的clock frequency 是1/(p-0.13ns)

纸鸢Ame · 发表于 2024-8-2 14:42:53

可以粗略估计出能跑的最大频率

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[讨论] 假如FPGA的WNS是0.13ns，那么时序约束的时候是不是可以减少0.13ns呢