测试PLL的BUFFER选择

Wpc666

   

上官轩晖 发表于 2024-7-26 05:32
只需要关心基波的过零点，所以测相噪不需要那么关心反射吧，输出功率够大就行，想反射的一点功率都没有的概 ...

那实际测试出的信号幅度与设计的信号幅度，差距也很大，是吗？

Wpc666

   

上官轩晖 发表于 2024-7-26 05:32
只需要关心基波的过零点，所以测相噪不需要那么关心反射吧，输出功率够大就行，想反射的一点功率都没有的概 ...

我之前用频谱仪测试PLL，输出频率点的功率也只有-30dBm左右，与我电路设计输出的幅度差别很大！

上官轩晖

   

Wpc666 发表于 2024-7-27 13:37
我之前用频谱仪测试PLL，输出频率点的功率也只有-30dBm左右，与我电路设计输出的幅度差别很大！
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仿真的时候负载（频谱仪）的50Ω阻抗带上了么？-30dBm确实太小了

Wpc666

   

上官轩晖 发表于 2024-7-27 14:24
仿真的时候负载（频谱仪）的50Ω阻抗带上了么？-30dBm确实太小了

带上了的，之前锁相环是用反相器链来作为测试驱动的，所以芯片内部没做50Ω阻抗匹配。我怀疑是否是buffer驱动问题导致pll输出功率很小，倒也至于这么小吧！

上官轩晖

   

Wpc666 发表于 2024-7-28 13:38
带上了的，之前锁相环是用反相器链来作为测试驱动的，所以芯片内部没做50Ω阻抗匹配。我怀疑是否是buffer ...

反相器作buffer可以在PCB上靠近芯片输出pin的位置输出串联一个电阻做阻抗匹配，小于50Ohm，具体值可以试一下，比如30，40，50。不过最好还是用open drain的对衬底的干扰小一些。

Wpc666

   

上官轩晖 发表于 2024-7-29 09:46
反相器作buffer可以在PCB上靠近芯片输出pin的位置输出串联一个电阻做阻抗匹配，小于50Ohm，具体值可以试 ...

好的，非常感谢！！！