icc2读verillog报错;;急！！求大佬帮忙

huangrenjun · 发表于 2024-7-9 18:55:19

我在ICC2读这个verilog文件的时候read_verilog -top $design "./gate/${design}.v"，会报syntax error这个错误但是我在dc里面读同样的verilog的时候，并用analyze命令分析 .v文件后，代码是没有error出现的，只有warning，但是在icc2会报语法错误，我看了错误报错的那一行语句是reg [7:0]a；，所以没有我认为不是我verilog文件的问题，所以我想请问是什么问题导致会出现这个错误

huangrenjun · 发表于 2024-7-9 19:16:54

tcl代码在这；；

huangrenjun · 发表于 2024-7-11 10:39:46

已解决

huangrenjun · 发表于 2024-7-11 11:13:34

出现了新问题。。跪求大佬

binnq · 发表于 2024-7-12 11:56:21

感谢

binnq · 发表于 2024-7-12 13:38:49

感谢

dolamos · 发表于 2024-9-17 16:27:54

kan kan

yuenlee · 发表于 2025-3-27 08:32:24

你好，目前也遇到一样的问题，也是在reg会报错，想请问你当时是怎么解决的，谢谢

huangrenjun · 发表于 2025-4-9 08:56:59

yuenlee 发表于 2025-3-27 08:32
你好，目前也遇到一样的问题，也是在reg会报错，想请问你当时是怎么解决的，谢谢

没有经过dc编译

yuenlee · 发表于 2025-4-9 09:47:50

huangrenjun 发表于 2025-4-9 08:56
没有经过dc编译

感谢你的回复，我后来也是发现没有DC编译

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