设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 请教各位大神 为啥cadence仿真结束后仿真不出图一直是一 ...
返回列表 发新帖
查看: 1033|回复: 2

[求助] 请教各位大神 为啥cadence仿真结束后仿真不出图一直是一片黑，仿真可以完成呀？

[复制链接]
发表于 2024-7-4 11:13:18 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

×

                               
登录/注册后可看大图

                               
登录/注册后可看大图
回复

使用道具 举报

发表于 2024-7-4 13:58:46 | 显示全部楼层
是单独拿出来的debug仿真吗？是不是在同时进行其他的仿真呀（同一个virtuoso）？main form点能出图么？
EETOP创芯人才网职位发布入口
回复 支持 反对

使用道具 举报

 楼主| 发表于 2024-7-4 20:40:47 | 显示全部楼层


   
nine_days 发表于 2024-7-4 13:58
是单独拿出来的debug仿真吗？是不是在同时进行其他的仿真呀（同一个virtuoso）？main form点能出图么？ ...


没有进行其他仿真，这个是我作的一阶调制器的数模联合仿真。main from点不出来图，也不清楚是为啥。
回复 支持 反对

使用道具 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

X

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-7-12 07:44 , Processed in 0.129339 second(s), 7 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表