scan atpg parallel pattern simulation issue

zxfzpf

如图所示， scan atpg parallel pattern， 仿真的时候testbench 里面会给所有寄存器的SI端赋值，但是结果发现在SI端的赋值会影响到前级寄存器的Q值， 不知道哪位大神遇到过这种问题， 跪求解答？？？（Cadence Modus 产的pattern, xrun 做的仿真）

                               
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HStarZhang

这也没啥问题啊，不就应该是这样吗

zxfzpf

   

HStarZhang 发表于 2024-6-26 17:50
这也没啥问题啊，不就应该是这样吗

后仿真会导致pattern Mismatched啊

HStarZhang

   

zxfzpf 发表于 2024-6-26 19:32
后仿真会导致pattern Mismatched啊

好家伙，既然你都说后仿会有Mismatch, 说明no delay 的时候是pass的, 那就说明pattern 的逻辑值测试是没有问题的啊， 应该是时序上的问题导致的Mismatch吧。 而且你描述的这个现象是正常的啊，你是在一个时刻赋值， 并不是赋值了就马上measure，赋值之后需要shift 几拍之后再measure ，所以你measure 的不是受下一拍 SI 影响的值

zxfzpf

   

HStarZhang 发表于 2024-6-27 09:25
好家伙，既然你都说后仿会有Mismatch, 说明no delay 的时候是pass的, 那就说明pattern 的逻辑值测试是没 ...

赋值后就是一拍shift的动作，然后再下一拍就是capture， 就是这个赋的值keep了很久，导致capture的timing（setup）出错了

zxfzpf

当然，在产pattern的时候把capture的window加大是可以解决这个后仿mismatch问题的， 但是我还是觉得这个现象哪里不太对，

bingling512

原因可能比较多，比如并行仿真force/release是立即生效的，但有些端口来的信号delay会比较大，可能你force都结束了需要的时钟还没到，可以把前后仿的波形放一起对比一下

HStarZhang

   

zxfzpf 发表于 2024-6-27 11:20
当然，在产pattern的时候把capture的window加大是可以解决这个后仿mismatch问题的， 但是我还是觉得这个现 ...

你这不都摆出图来了吗，连在一起的两个点 就算天王老子来了也是一样的值啊，如果不考虑信号在net 的延迟（当然就你的波形来看也没有延迟），前一个的Q 和后一个的SI 不就是同一个点吗？自己和自己是同一个值有什么不对

LCS527

可以拿后仿网表做一个零延时的仿真，这样就比较好找问题了。