求助 VerilogA电容问题：too few terminal given（2《3）

falnue · 发表于 2024-6-5 16:33:03

这个电容是用verilogA写的理想电容，我在前仿时把他的CDF Parameter of view改成veriloga_bak可以跑，但是后仿的时候我抽出来的pex.neslist文件添加进setup并把原网表去除后，就会报这个错，提示好像是说我这个电容本身是3端器件但版图抽出来只有两个。不知道如何解决请各位大佬看一下

falnue · 发表于 2024-6-5 18:01:08

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