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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 虚拟时钟的作用

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查看: 563|回复: 2

[求助] 虚拟时钟的作用

发表于 2024-6-4 10:07:41 | 显示全部楼层 |阅读模式

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我为什么要使用虚拟时钟来设置input delay和output delay

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发表于 2024-6-4 10:15:19 | 显示全部楼层

可以不用的啊

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发表于 2024-6-4 10:36:48 | 显示全部楼层

用来约束纯组合逻辑路径，不设虚拟时钟用set_max_delay约束也可以

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