如果用到时钟的下降沿会有什么影响？？？

scutlee

如果用到时钟的下降沿会有什么影响？？？

大部分代码都用上升沿，少量使用下降沿，会对sdc综合STA后端有什么影响啊？？

774110102

看要跑到什么频率，以及时序约束是否到位

CHN_LJF

如果要求时钟的占空比为50%左右，上升沿和下降沿都可用

scutlee

   

774110102 发表于 2024-4-10 14:33
看要跑到什么频率，以及时序约束是否到位

时序约束跟只用上升沿的有什么不同

scutlee

   

CHN_LJF 发表于 2024-4-10 15:52
如果要求时钟的占空比为50%左右，上升沿和下降沿都可用

时序约束有什么特别主义的地方？？会不会影响STA？？？

kk2009

特别注意的地方就是需要确认define_clock的时候，真实的clock的duty cycle。如果只用一个沿，duty cycle关系不大，但是用了2个沿，那么duty cycle就非常关键。比如设置的duty cycle是50%，但是实际的是40%，那么你STA sign off没有问题，但是芯片回来可能就不满足timing。

xhopo

插SCAN chain需要注意，需要把降沿触发器穿在尽可能靠前的位置

robin0612

scan模式下，最好把所有负沿时钟用mux切换成正沿

CHN_LJF

   

scutlee 发表于 2024-4-11 14:00
时序约束有什么特别主义的地方？？会不会影响STA？？？

sdc定义时钟的时候，就可以规定其占空比。比如： create_clock -name sys_clk -period 40 -waveform {0 20} [get ports CLK]

上述{0 20}这样的定义就是50%占空比。{0 10}这样的就是33%占空比，高电平占1/3。后端PR会读sdc文件，就知道时钟是怎样的了。

upsidedown

用到时钟下降沿对时序约束有一定程度影响，首先最容易理解的是两个相反的沿驱动触发和采样，导致该时序路径的约束更紧（原本是一个cycle变成了半个cycle）。上升沿和下降沿所经cell带来的延迟不同。如果与其他同步时钟路径有交涉，相位关系会发生变化，导致工具推断的最恶劣约束不同。 用set_clock_uncertainty -rise_from/fall_from -fall_to/rise_to对同一个时钟的duty cycle进行约束。另外就是dft插扫描链选择edge mix模式时的实现区别。