求解！这个系统的phase margin和gain margin

merenguelee · 发表于 2024-3-18 10:46:29

大家好，最近在设计的时候遇到一个系统的频率响应是这样的（稍微做了些简化）。

在virtuoso里直接print出来的phase margin是80度，而gain margin是10dB；
我的疑惑是：在UGB附近相位只相对于低频偏移了80度，那么phase margin应该有100度？
同样的，virtuoso认为phase过0的时对应的增益为gain margin，但这个点理论上应该依然是稳定的（相对于低频相移为0），我的理解应该是看-180度时对应的增益？

故发帖问问大家virtuoso输出的是对的吗？

totowo · 发表于 2024-3-18 10:46:30

merenguelee 发表于 2024-3-19 12:10
已解决，应该是仿真器的问题

因为你的phase是从0开始的，仿真器有的时候就会这样。尤其是多环路的时候

merenguelee · 发表于 2024-3-18 10:47:26

之前没加悬赏，故重新发一下

merenguelee · 发表于 2024-3-19 12:07:39

解决了哈

merenguelee · 发表于 2024-3-19 12:10:40

已解决，应该是仿真器的问题

merenguelee · 发表于 2024-3-21 18:45:40

totowo 发表于 2024-3-20 14:26
因为你的phase是从0开始的，仿真器有的时候就会这样。尤其是多环路的时候
...

是，第一次碰到

KWADWO · 发表于 2024-9-19 09:50:48

merenguelee 发表于 2024-3-19 12:10
已解决，应该是仿真器的问题

请问一下如果是仿真器的问题，应该如何解决，我也遇到过在BG的主环路处probe，PVT下phase全是从0开始的情况，但是一直没找到方法解决

merenguelee · 发表于 2024-10-23 17:45:48

KWADWO 发表于 2024-9-19 09:50
请问一下如果是仿真器的问题，应该如何解决，我也遇到过在BG的主环路处probe，PVT下phase全是从0开始的情 ...

这个我之前看到别的帖子里说是因为有multi-loop的存在，STB仿真时会出现这样的情况，我认为这只是仿真器自己计算错误，暂时没想到办法解决

神仙鱼 · 发表于 2024-10-26 15:34:53

我一般都是肉眼看

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