差分输入下，bootstrapped 开关会受到时钟馈通的影响吗

y_potato · 发表于 2024-3-15 18:59:58

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请教大家一个问题，差分输入下，差分输入bootstrapped 开关会受到时钟馈通的影响吗？

我感觉好像会有影响，因为正负输入端的时钟幅度不同，产生的时钟馈通应该不能被抵消

另外，电荷注入应该是可以被抑制的，因为正负输入两边，开关的Vgs是一样的，注入的电荷可被差分消除；
请教各位我的理解是对的吗？

最后，我做了一个差分输入下，bootstrapped 开关采样电路，但仿真出来有很多杂乱的tone，不是谐波的分量，怀疑是时钟馈通的影响，请教大家有没有什么比较好的debug办法

请叫我小老表 · 发表于 2024-3-15 20:28:29

我最近在做ADC，发现好多都是差分输入，请问是怎么生成差分信号的？又是怎么采样的？直接采样单个信号感觉很好理解。

y_potato · 发表于 2024-3-17 17:32:43

qjwxlb 发表于 2024-3-15 20:28
我最近在做ADC，发现好多都是差分输入，请问是怎么生成差分信号的？又是怎么采样的？直接采样单个信号感觉 ...

1、差分信号用balun，或者相位相反的两个信号源产生就行
2、差分采样就是两个采样开关

Q2813386371 · 发表于 2024-3-18 17:30:50

会不会是自举时钟的问题，时钟馈通引起的杂散应该与输入信号频率有关吧。单仿开关管线性度如何？（vgs给理想vdc）

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