eFPGA后端综合timing loop问题

chenxin1 · 发表于 2024-3-10 11:05:51

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

×

最近在跑eFPGA项目的后端综合，用DC compiler+innovus。设计代码RTL中会出现许多timing loop，但是都是一些实际位码流导入后不会出现的loop，主要是在switch matrix里面。现在在跑top层级的设计时会导致综合时间过长，想请教一下有没有什么好的解决办法？单纯disable所有的路径可能会影响其他路径的timing 分析，比较头疼，感谢！

chenxin1 · 发表于 2024-3-10 11:14:36

顶一下

账号		自动登录	找回密码
密码			注册

[求助] eFPGA后端综合timing loop问题

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

浏览过的版块