SDF后仿问题

Roysunal

在postcts阶段吐出def&.v，然后抽RC通过pt吐出sdf进行后仿，


在后仿中遇到这么一个问题
对于一个四输入的AO cell（A1 A2 B1 B2），在图中黄色虚线，A1=0,A2=1，B1、B2出现同时跳变的情况，
下图是sdf里面定义的情形，是没有B1、B2同时跳变的情形，所以导致这级cell 不能按照sdf的delay值进行计算，
后仿同事说，sdf没有这种情形会导致这级cell delay为0，后仿不过

cell delay经过很多级cell传过来，两输入是有可能同时到，出现同时跳变的情况，但cell delay不应该是0吧，
还是说是sdf出的情形不全？但我们原来项目一直这么出sdf，也没有遇到这个问题，
求教各位大佬

                               
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jake

方法1：修改AO22D1 Verilog model，修改SDF文件内容
不太喜欢这个方法，感觉改动的地方太多了，尤其是不希望改std cell Verilog model。

方法二：Simulator命令行加选项，我用Xcelium。
xrun ... -sdf_verbose -tfile tb_AO22D1.tfile
tfile内容：
//Add a 1ps delay to port B2
PATH tb_AO22D1.u_AO22D1.B2 -simport 1