lvs rejected net

aybc · 发表于 2024-2-23 13:29:05

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请问一下电路图里面看到refgen的vss端连接的是VLX这条线，但是我把他们连在一起之后跑lvs就发现版图里面refgen模块里的低压隔离环就有错误，显示rejected net。但是我那refgen模块的vss端连在顶层模块的vss上就没有rejected的问题，这是什么原因，该怎么解决呢
微信图片_20240223112628.png

fengrlove · 发表于 2024-2-23 13:42:29

你lvs的GROUND NAME里填VLX了吗？

aybc · 发表于 2024-2-23 14:10:24

fengrlove 发表于 2024-2-23 13:42
你lvs的GROUND NAME里填VLX了吗？

刚刚试了一下，不是这个原因

591954064 · 发表于 2024-2-23 14:12:48

不然你加个不同地的识别层试试，PSUB2之类的

aybc · 发表于 2024-2-23 14:17:36

591954064 发表于 2024-2-23 14:12
不然你加个不同地的识别层试试，PSUB2之类的

是在之前的那个隔离环上再圈一个环，然后把新环连在vss上吗

이지은 · 发表于 2024-2-24 15:22:32

aybc 发表于 2024-2-23 14:17
是在之前的那个隔离环上再圈一个环，然后把新环连在vss上吗

不是，subd是个layer，用来区分不同地的，要不然lvs会认两个地软连接一起了

aybc · 发表于 2024-2-26 15:39:15

이지은 发表于 2024-2-24 15:22
不是，subd是个layer，用来区分不同地的，要不然lvs会认两个地软连接一起了 ...

subd层叫什么呀，是p_sub吗

walwan520 · 发表于 2024-2-26 16:41:06

如果不是dnw工艺，这应该是两个GND，软连接了。用SUBD/PSUB2，把两个psub框起来就可以了。

이지은 · 发表于 2024-2-26 17:23:35

aybc 发表于 2024-2-26 15:39
subd层叫什么呀，是p_sub吗

你要去designrule找啊，工艺不一样，名字可能也不一样，

aybc · 发表于 2024-2-27 09:25:43

이지은 发表于 2024-2-26 17:23
你要去designrule找啊，工艺不一样，名字可能也不一样，

嗯嗯嗯好，谢谢你！

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