verilog 多次加载数据更优雅一些的写法

Haleski · 发表于 2024-1-30 10:20:17

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本帖最后由 Haleski 于 2024-1-30 10:22 编辑

想请教一下各位，我想在上升沿的时候，加载数据或初始化寄存器组，当前的写法是：

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复制代码

想请教一下有没有更优雅一点的写法呢，不想改变硬件结构~

liuguangxi · 发表于 2024-1-30 17:09:37

可以使用for循环来简化代码

murphy522 · 发表于 2024-2-1 09:40:28

直接使用双口RAM

robadi_wk · 发表于 2024-3-1 09:52:51

你直接使用多bit的信号组不一样么？比如原来10bit的，需要8个，你直接来个80bit的不一样么

guoweituo · 发表于 2024-3-4 14:29:33

最后的else条件最好是保持状态，而不是给变量赋值，要不然综合不好插入ICG

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