SDtoolbox中ADC-DAC模块的原理，以及模块前后的增益取值

goldenkiss · 发表于 2024-1-18 15:57:35

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本帖最后由 goldenkiss 于 2024-1-18 16:08 编辑

最近在学习sigma delta adc设计时，发现用SDtoolbox中的ADC-DAC建模时遇到一个细节问题，就是按照Understand书中的描述，量化器的输入输出曲线应该是如下图所示

图一

也就是量化器的输出应该比输入高一个level，但是用SDtoolbox中的ADC-DAC在实际仿真中发现该模块的输入输出幅度均为±1，即两者并没有相差的level，这也与他的描述相同，所以首先想知道这个ADC-DAC模块的原理是什么呢？

图二

那请问这样的话，两者在原理上还可以划等号吗？总感觉两者之间还是有细小的差别

goldenkiss · 发表于 2024-1-18 16:00:25

本帖最后由 goldenkiss 于 2024-1-18 16:02 编辑

另外，如果要设计4bit量化的话，下图中的vref的取值应该是如何的呢？（2.5是期望的实际电路中的反馈电压），望不吝赐教，谢谢！

捞猴子的月亮 · 发表于 2024-6-27 20:21:12

goldenkiss 发表于 2024-1-18 16:00
另外，如果要设计4bit量化的话，下图中的vref的取值应该是如何的呢？（2.5是期望的实际电路中的反馈电压） ...

你好，请问你的问题解决了嘛？我也看不懂这个地方。

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