virtuoso ADE环境下跑带system verilog代码的数模混仿

xinhunlei

因为有system verilog的代码，所以在irun 命令加了-sv ，但是这个-sv导致模拟部分电路生成的网表编译时出现错误，没法正常仿真。去掉-sv 选项以及删掉数字代码，其它所有设置不变，仿真能够正常跑起来。请问有啥办法让带system verilog代码的数模混仿跑起来呢？

孙莱维

加上-honorvams
或者
不加-sv，同时把SV文件后缀名改成.sv

refugee

请问解决了吗？能仔细讲一下AMS下跑system verilog+spectre的流程吗？

Ecooq

如果是用的ams的话，直接将你的sv模型导入virtuoso，然后与你的设计代码进行数据交互。