用verilog实现加减法

混合江小白

求助：怎么用veriilog 实现带符号数的加减啊？ 比如data_a[7:0] 其中MSB是认为定义的符号位，1'b1表示-,1'b0 表示+，data_b[3:0] 是无符号数，希望实现data_a[7:0] -/+ data_b[3:0],我是想用补码去实现的，但是感觉补码要翻转两次，但是电路又是工作在1GHz下，感觉这样在一个cycle 内完不成，大家有什么好的方法吗？

liuguangxi

可以这么写：

wire signed [8:0] sum, sub;
assign sum = $signed(data_a) + $signed({1'b0, data_b});
assign sub = $signed(data_a) - $signed({1'b0, data_b});

出尘入世

考虑加法是否可以降速或多拍执行，code写法可以定义signed实现，也可以补码写法实现