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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC测试与可测性 › 讨论区 › scan timing问题

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查看: 799|回复: 1

[求助] scan timing问题

发表于 2023-12-19 18:51:10 | 显示全部楼层 |阅读模式

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请教个问题， clk_gen 模块，我没有串入scan chain，那么 clk_gen 内部没有上chain的reg/D端是否可以设置成false_path

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发表于 2023-12-25 15:16:45 | 显示全部楼层

在扫描模式下是可以设置成false_path的

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