数字后端lvs过不了，麻烦大佬指点一二

fur_sky · 发表于 2023-12-3 23:30:44

dddddyx 发表于 2023-11-23 17:03
请问这个应该在哪里设置？

可以用-hcell选项指定hierarichal 需要比对的cell，layout里和schematic里一样的结构可以写进去，加快比对速度。

比如所有的std cell，写在里面就容易发现端口的short之类的问题。
DELA DELA
BUFA BUFA

voiluce · 发表于 2023-12-4 09:43:35

综合后就显示标准单元的D输入没有和VDD连上
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这个正常啊。。。VDD 不能直接接到gate 上的。。。

Nodzzz · 发表于 2023-12-8 15:16:13

calibredrv结合rve来对版图debug

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