高速DDRx总线系统设计基础知识（6）

wtr_allegro15

2）源同步时序的影响因素
通过以上Tsetup_margin和Thold_margin计算表达式可知，影响源同步时序的主要因素为发送端有效建立/保持时间窗口、互连通道时间偏移、接收端最小建立保持时间，因此只需要分析对这三个影响因素的影响因子：
a. 发送端有效建立/保持时间窗口
一般芯片数据手册中对该部分都有明确的指标。
b. 互连通道时间偏移
PCB走线时延。我们需要关注的时延：同组DQ和DQS；地址/控制/命令和时钟CLK；时钟CLK和选通DQS。另外，为了减少Z轴方向引入的时延，一般对于数据和选通要做到同组同层。
DDR3开始这类偏差可以通过deskew技术来消除。该技术通过调整输入输出延时补偿DQ之间的偏移以及DQ和DQS之间的偏移。因为这种偏移不会随信号开关状态及开关数量变化而变化，所以也叫做静态偏移。静态偏移每个比特位偏移量相同。
DDR3开始对于地址/控制/命令/时钟采用FLy-by拓扑结构，减少stub反射带来的影响。然而这种拓扑结构导致控制信号到达每片DDR颗粒的延时不同，从而会导致颗粒间数据读写不同步的情况。为了消除这种情况的影响，内从控制器通过调节每个字节通道内的延时来补偿由拓扑带来的时延偏移。这项技术叫做读写均衡write/read leveling。
write leveling的过程可以简单描述为：DDR控制器不断调整DQS和CLK之间相对时间延迟，在DQS的上升沿检测CLK信号电平，如果一直为低电平，则说明表征相位关系的tDQSS（DQS, DQS# rising edge to CK, CK# rising edge，在标准中要求为+/-0.25 tCK。tCK为CLK时钟周期）还未达到时序要求。通过DQ[n]保持为低电平来告知DDR控制器。一直到某次采样在DQS的上升沿检测CLK信号高电平，则表示满足了相位关系，通过DQ[n]变为高电平来告知DDR控制器，控制器锁存此时的相位差，从而保证每颗DRAM的DQS上升沿和CLK上升沿对齐。
除了静态偏移，还存在动态偏移，串扰、同步开关噪声SSN、码间干扰ISI为三个主要的动态偏移影响因素，一般只能通过仿真手段来进行评估动态偏移的影响，并通过调整驱动能力，优化拓扑，改善匹配，减少耦合长度，增大耦合间距，减少开关电源回路寄生电感等方法来降低动态偏移影响。
c. 接收端最小建立保持时间
接收端最小建立保持时间的定义是基于一定的转换速率的，然而实际设计中，由于芯片的驱动能力，信号拓扑、匹配等因素的影响，信号的转换速率不一定与基准一致（一般，单端信号以1V/ns为基准，而差分信号以2V/ns为基准）。slew rate derating技术可以根据接收端接收到信号的转换速率slew rate，动态调整建立和保持时间，调整建立保持时间裕量。
slew rate derating过程可以通过电荷积累的角度来理解，建立时间可以理解为边沿斜率为基准转换速率的信号，通过Tsetup时间的电荷积累达到电平翻转所需要的电荷，我们把这个电荷作为信号电平翻转所需要的阈值电荷量。那么边沿斜率大于基准转换速率的信号，如果要到达阈值电荷量，需要的时间小于Tsetup，则derating的值为负；同样的道理，边沿斜率小于基准转换速率的信号，如果要到达阈值电荷量，需要的时间大于Tsetup，则derating的值为正。
一般通过测量或者计算数据和时钟的翻转速率，通过查表可以找到对应的derating值。

夹角鞋

您好，这个有整合的版本吗

wtr_allegro15

   

夹角鞋 发表于 2023-11-22 09:37
您好，这个有整合的版本吗

我在自己的学习公众号crystalBai有整合版本，可以关注下，有问题可以一起探讨

夹角鞋

   

wtr_allegro15 发表于 2023-11-22 15:10
我在自己的学习公众号crystalBai有整合版本，可以关注下，有问题可以一起探讨
...

好的，谢谢

wangchenglong

不错(*^-^)ρ(*╯^╰)