关于数模混合做LVS遇到的问题

画版图的小W · 发表于 2023-11-17 18:07:56

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我按照在论坛上看到的方法，将数字电路建了symbol（内部电路只含有port信息），然后与模拟的放在一起，导了一个大的cdl，接着在此cdl里面，把数字小模块的信息屏蔽掉，在最后又把数字的pin对应到数字网表的pin，可最后LVS出来，报的是模拟小模块还有问题，实在没想明白，请大家指点一下

fengrlove · 发表于 2023-11-17 18:15:56

本帖最后由 fengrlove 于 2023-11-17 18:17 编辑

PMOS电容？你版图不对呀

voiluce · 发表于 2023-11-20 14:37:44

port 对上了吗？

画版图的小W · 发表于 2023-11-30 16:34:57

fengrlove 发表于 2023-11-17 18:15
PMOS电容？你版图不对呀

报的是模拟那一小块的，但是模拟的单独已经过了验证了，所以应该不是这个问题

画版图的小W · 发表于 2023-11-30 16:37:02

voiluce 发表于 2023-11-20 14:37
port 对上了吗？

是指新网表里面的数字部分port嘛？那个已经用数字网表中的port替换了

voiluce · 发表于 2023-12-1 10:07:59

是lvs 的报告，layout 和 source 的 port 个数是不是一样？

看最顶层的报告 ~~~

画版图的小W · 发表于 2023-12-5 17:19:02

voiluce 发表于 2023-12-1 10:07
是lvs 的报告，layout 和 source 的 port 个数是不是一样？

看最顶层的报告 ~~~ ...

个数也能对得上，不知道是不是数字网表里面定义的全局电源地引入的

voiluce · 发表于 2023-12-6 11:13:52

个数也能对得上
===
个数对上的话，接着看 instance 个数是不是能对上 ~~~

卷芯菜 · 发表于 2023-12-19 11:12:46

解决了吗？感觉 TEMP_VDD的层级有点不对，如果没有缺少port的label的话，是不是lvs时候没有定义 .global？

画版图的小W · 发表于 2024-1-8 18:05:15

卷芯菜发表于 2023-12-19 11:12
解决了吗？感觉 TEMP_VDD的层级有点不对，如果没有缺少port的label的话，是不是lvs时候没有定义 .global？ ...

已经解决啦！感谢

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