关于全分频电路时序约束问题

又来长脑了 · 发表于 2023-11-9 10:10:41

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这是一个三分频电路，在生成generate clock的时候是不是只要定义在clkout上就行了？另外这类电路还需不需要其它约束了？

zero_0 · 发表于 2023-11-10 12:04:38

是的，寄存器后面不用定义

还需要set_clock_gating_check保证没有毛刺，要保证clk为低电平时min_clk没有跳变，clk为高电平时max_clk没有跳变：
set_clock_gating_check -setup -hold -low [get_pins MUX/D0]
set_clock_gating_check -setup -hold -hight [get_pins MUX/D1]

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