版图验证LVS问题

QM_WEI · 发表于 2023-10-27 21:41:26

有个IO的IP，提供了GDS文件，用GDS做LVS能过；如果转成layout再做LVS，就会提示版图中找不到一个管子

似乎是由于stream in的时候掉了什么？但是这个该如何确定是哪层layer确实或是其他原因？

489315174 · 发表于 2023-10-27 21:41:27

转的layout 再导出gds 与原来的gds 做lvl 比对。就很快能知道什么地方不一样了。可以使用calibredrv来做lvl check

QM_WEI · 发表于 2023-10-27 22:16:05

489315174 发表于 2023-10-27 21:55
转的layout 再导出gds 与原来的gds 做lvl 比对。就很快能知道什么地方不一样了。可以使用calibredrv来做lvl ...

您好，刚刚发现似乎不是导入的问题，是层次有关的
它的IO有很多层cell组成，我看LVS提出的.sp文件，发现它提到某一层级之后，下面的没有再给我提取，那个subckt是空的
但如果我进入到IO单元，再去做LVS，它就能把更底层的提取出来，此时就不会没有管子没识别的问题
想请问您有遇到过这种情况吗

QM_WEI · 发表于 2023-10-27 22:47:46

此贴终结，是我抽风了把本来应该竖直放得IO水平转了90°，所以没识别

小黄在线 · 发表于 2023-10-31 15:54:57

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