组合逻辑信号assign赋值中包含的与或门数量有限制吗？

Outerman2000

在verilog中，有8个变量的随机组合，经过化解后，发现一个wire信号中包含与或门的数量达到200多个以上，类似下面的：
一个组合信号中用的太多的与或门，这个对后面的布线或者功能会有影响吗？如果有问题该如何解决？


assign  signal_0 = (a7 & a6 & a5 & a4 & a3 & a2 & a1 & a0) |
                            (a7 & ~a6 & a5 & a4 & a3 & a2 & a1 & a0) |
                            (a7 & a6 & ~a5 & a4 & a3 & a2 & a1 & a0) |
                            ......
                            ......
                            (~a7 & ~a6 & a5 & a4 & a3 & ~a2 & a1 & a0) ;

harry_hust

200多个不算多，看你目标频率，这个逻辑综合后会优化，实际感觉延迟不会太大。优化方向可以给每个括号里面与的结果打一拍或signal_0也打一拍，就可以了

Outerman2000

   

harry_hust 发表于 2023-10-11 14:17
200多个不算多，看你目标频率，这个逻辑综合后会优化，实际感觉延迟不会太大。优化方向可以给每个括号里面 ...

谢谢大佬指教！