请教关于后仿netlist的debug问题

shirelee · 发表于 2023-8-29 17:33:07

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想请教下，后仿过程中看的网表上，除了端口信号之外，别的好像大部分名字都发生变化了，如果遇到与前仿不一样的情况，有没有大方向上比较合适的debug思路呢？因为之前一直是从端口信号硬追，或者根据相关信号找到一个看起来有问题的地方，这样去撞大运，感觉效率并不是特别高

另外还想问问在网表综合过程中哪些单元容易被优化或者具有什么特点的信号容易被优化？mentor留了这个作业让我查查，没找到特别好的资料什么的，想问问各位大神有没有相关的心得？

gaurson · 发表于 2023-8-29 18:16:10

同时打开RTL和netlist的view，尽量追时序逻辑的输入输出，因为时序逻辑一般都会综合成reg。如果必须要debug组合逻辑，那就只能网表里一层一层cell追了，不过大多数时候需要定位的都是不定态怎么来的，相对功能来说，会好追一点，只要看cell的不定态最开始出现时候即可。

shirelee · 发表于 2023-8-30 08:59:14

gaurson 发表于 2023-8-29 18:16
同时打开RTL和netlist的view，尽量追时序逻辑的输入输出，因为时序逻辑一般都会综合成reg。如果必须要debug ...

感谢！
另外的话“哪些单元容易被优化或者具有什么特点的信号容易被优化”这种会有一个宏观的区分吗，我个人理解的是端口信号，还有reg的，在网表和RTL上看着都是一样的，其他的信号名都会被优化后的逻辑给打乱掉。

gaurson · 发表于 2023-8-30 17:23:31

这个你要问设计和后端了，我只是从验证的角度说一下debug的思路。

shirelee · 发表于 2023-8-31 09:15:28

gaurson 发表于 2023-8-30 17:23
这个你要问设计和后端了，我只是从验证的角度说一下debug的思路。

嗯嗯，谢谢大佬~

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