设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 求帮忙下载SystemVerilog Real Number Modeling 材料 ...
返回列表 发新帖
查看: 2638|回复: 3

[求助] 求帮忙下载SystemVerilog Real Number Modeling 材料

[复制链接]
yyhan
发表于 2023-8-24 11:25:10 | 显示全部楼层 |阅读模式
悬赏100资产未解决
最近要用到SV-RNM建模，求SystemVerilog Real Number Modeling (SV-RNM) Based Advanced Verification Training 的学习材料。

回复

举报

yyhan
 楼主| 发表于 2024-6-12 10:44:15 | 显示全部楼层
已经解决！！！！
回复

举报

songzijian87
发表于 2024-7-5 10:35:32 | 显示全部楼层
能发我一份吗？感谢
回复

举报

binnq
发表于 2024-7-11 17:30:28 | 显示全部楼层
initStates
回复

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-5-28 20:56 , Processed in 0.115336 second(s), 4 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表