FPGA的blk_mem ip核延时问题

helimpopo · 发表于 2023-8-18 10:49:44

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FPGA的SRAM ip，读出延迟有2个时钟延时，怎么配置使它变成一个时钟周期延迟？

屏幕截图 2023-08-18 104632.png

helimpopo · 发表于 2023-8-18 16:07:35

是因为RAM资源占用过多，出现的这个原因吗？记得以前读出延迟都是1个时钟周期。还是说FPGA型号的问题。

coolbear2021 · 发表于 2023-8-18 17:31:13

Port A Options中，不要选择Primitives Output Register

helimpopo · 发表于 2023-8-19 20:55:18

coolbear2021 发表于 2023-8-18 17:31
Port A Options中，不要选择Primitives Output Register

确实！

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[讨论] FPGA的blk_mem ip核延时问题