verilog中生成latch的问题

zhanghanqing

   

        

            
1. always@(posedge clk)begin
   
2.       if()
   
3. 
   
4. end
           

   

    复制代码

这样的逻辑里面，不写else会导致latch吗？

upsingmen

不会。

zhanghanqing

   

upsingmen 发表于 2023-8-4 16:45
不会。

是只有always写组合逻辑的时候不加else时才会生成latch吗？

点灯小能手

   

zhanghanqing 发表于 2023-8-4 16:49
是只有always写组合逻辑的时候不加else时才会生成latch吗？

是的，或者组合逻辑信号赋值给自身也会生成latch