设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › SOI工艺，GCNMOS和diode并联做ESD，负TLP存在snap back ...
返回列表 发新帖
查看: 1033|回复: 1

[求助] SOI工艺，GCNMOS和diode并联做ESD，负TLP存在snap back现象

[复制链接]
晴雪飞滩
发表于 2023-8-3 10:28:07 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

×
如题，SOI工艺，VDD和GND之间用GCNMOS和diode并联做ESD，打VDD和GND之间的负TLP的时候存在snap back现象，有没有哪位大神遇到过啊？
回复

举报

522526tl
发表于 2023-8-3 11:27:23 | 显示全部楼层
是不是因为画法问题，导致Cgs寄生更小，未发生NMOS导通，寄生BJT导通了
回复 支持 反对

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-5-29 04:47 , Processed in 0.050731 second(s), 4 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表