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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › SV clocking采样的问题

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楼主: L_2023

[解决] SV clocking采样的问题

楼主| 发表于 2023-7-17 20:32:34 | 显示全部楼层

参考这个大佬的帖子
https://blog.csdn.net/Holden_Liu/article/details/115397367
找到原因了，是vif.drv_clk与vif.pclk混用的原因
自己对采样这块的理解还不到位，我得花时间再深入理解一下
谢谢各位！

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