LDO性能讨论（关于过低的环路增益带来的影响）

ol0930

RT，现在在做一个NMOS功率管的LDO，EA+PMOS Source Follower+NMOS Source Follower的结构，EA是折叠式共源共栅。

某些case下NMOS功率管进入线性区，NMOS Source Follower对应的增益估算-25dB， 然后整个LDO的环路增益只剩下19dB。


按照常规的理解，较低的环路增益会导致LDO的负载调整率\线性调整率变差，同时增益误差变大。

问题（1）：对比相同负载下，功率管都进入线性区的PMOS功率管和NMOS功率管的LDO（如下表）

	PMOS功率管LDO	NMOS功率管LDO
开环输出阻抗（重载）	rds	(1/gm)||rds
闭环输出阻抗（重载）	rds/(1+ALG)	((1/gm)||rds)/(1+ALG)

考虑到1/gm要比rds低至少一个数量级，那么可不可以这样理解：如果PMOS功率管LDO在重载下的环路增益是60dB，要达到相同的负载调整率，对应NMOS功率管LDO在重载下的环路增益仅需要40dB？？


问题（2）：当LDO环路增益只剩下19dB的时候，仿真就可以看出来线性调整率和电源抑制变差，但是“增益误差变差”这个可以通过什么仿真去对比确定呢？


问题（3）：除了上面提及的负载调整率、线性调整率、电源抑制、过低的环路增益还会影响LDO的什么性能？

hebut_wolf

楼主，nmos做source follow时，输出电阻是1/gm并联rout（线性区rout和rdson基本相等），当source follolw的的增益从0dB退化到-25dB时，rdson应该远小于1/gm才是合理的。
否则源跟随器的增益不会掉那么多，是吧？

ol0930

   

hebut_wolf 发表于 2023-6-17 11:22
楼主，nmos做source follow时，输出电阻是1/gm并联rout（线性区rout和rdson基本相等），当source follolw的 ...

你说得对。
1/gm比rdson大了至少一个数量级，导致nmos的本征增益小于0.1，对应nmos source follower的增益相比正常情况下衰减了许多。


问题已经将输出阻抗从1/gm修改为(1/gm)||rds，感谢提醒。