比特流中毛刺严重

xdf666 · 发表于 2023-5-29 20:38:21

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各位前辈好！小弟在仿真delta-sigma DAC，用经过数字流程综合出来的原理图运行仿真，发现输出的比特流毛刺很严重。像是从0到1上升的过程没有成功，有时候不能正常升上去。想请教一下，这种问题的原因是什么呢？我只知道数字电路需要考虑建立时间和保持时间，这种情况是建立时间违反了还是保持时间违反了呢？

欢迎各位前辈赐教！

xdf666 · 发表于 2023-5-29 20:59:04

猜测可能是因为输出是组合逻辑形式的，所以出现了很多的毛刺。

gerry1812 · 发表于 2023-6-3 22:05:18

对的，组合逻辑的输入端出现竞争，导致输出毛刺

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