设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 保存verilogA时extract failed的解决方案
返回列表 发新帖
查看: 2124|回复: 1

[原创] 保存verilogA时extract failed的解决方案

[复制链接]
JennniferHo
发表于 2023-5-5 12:32:26 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

×
写完Verilog代码后，点击build a database, pop out Error如图。


                               
登录/注册后可看大图



发现 cell name首字不可以是数字，从 "8T1C_CtrlGen" 改成  "8T1C_CtrlGen"就可以build symbol。


                               
登录/注册后可看大图

回复

举报

Sxiaojie
发表于 2023-8-27 10:56:58 | 显示全部楼层
谢谢分享，我的还是不行
回复 支持 反对

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-5-25 15:22 , Processed in 0.114911 second(s), 5 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表