ADC比较器同步时钟产生

风落尘归去 · 发表于 2023-4-26 21:18:59

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请问一下我设计的同步时钟产生比较器时钟为什么不是平的，是这种弯曲的

zhhaocheng · 发表于 2023-4-27 15:30:05

既然是同步逻辑，主CLK经过Level Shift就能产生比较器时钟了吧。
不过你电路也没放出来，不知道问题出在哪里

风落尘归去 · 发表于 2023-4-28 22:02:15

zhhaocheng 发表于 2023-4-27 15:30
既然是同步逻辑，主CLK经过Level Shift就能产生比较器时钟了吧。
不过你电路也没放出来，不知道问题出在哪 ...

时序图是这样的，我把供电电压调高了

风落尘归去 · 发表于 2023-4-28 22:04:45

zhhaocheng 发表于 2023-4-27 15:30
既然是同步逻辑，主CLK经过Level Shift就能产生比较器时钟了吧。
不过你电路也没放出来，不知道问题出在哪 ...

我那张图里面没有放主CLK的时钟，用了一个理想的高频时钟信号与主时钟信号来产生比较器信号。

esbwong · 发表于 2023-4-29 16:00:48

finite rise/fall times... check clock driver and loading and supplies..

kuxuanxinzai · 发表于 2023-4-29 21:11:51

不好意思，看到你这个“弯曲的” 词语，不小心笑出了声，好可爱，很形象。

如果你是指上升沿的这个弯曲的，是输出驱动能力的问题吧，有限驱动能力的情况下上升下降都需要时间。

风落尘归去 · 发表于 2023-4-29 21:17:14

kuxuanxinzai 发表于 2023-4-29 21:11
不好意思，看到你这个“弯曲的” 词语，不小心笑出了声，好可爱，很形象。

嗯嗯，我把供电电压提高了之后就好啦，谢谢你的帮助

icdane · 发表于 2023-4-30 01:38:00

are you using dynamic logic in the clkgen?

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