DC前端综合PAD input_delay和output_delay 约束问题

许learner · 发表于 2023-4-23 10:34:44

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小白一个，想请教各位大佬一个问题，我目前进行芯片级的PAD的input_delay和output_delay的约束。目前有一个IO端口。

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如图，在电路设计中，该管脚是使用CPU_SYS_CLK时钟来采样的。之所以用这个时钟进行采样是因为在刚开始时，这个时钟是一个频率非常低的时钟，大约也就20M吧，之后这个时钟的频率才会切换到高频。
那么问题就来了，我DC进行约束时，约束的这个时钟是它在高频状态下的时钟，那么我的input_delay如果也是按照这个高频的情况约束就不对了，因为是在低频的情况下，进行的采样，请问各位大佬，我应该如何进行约束呢？

robin0612 · 发表于 2023-4-24 14:15:50

高频如果满足的话，低频也应该满足吧

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