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lodestar6666 发表于 2023-4-17 16:59 PDn不应该接到启动电路部分吧?这导致启动时PDn的高电平将输出拉高
lodestar6666 发表于 2023-4-17 19:40 启动时VBG低电平,M16导通,PDn高电平,M15导通,则M9的栅极被拉低,导致M9导通,VBG被拉到接近VDD ...
lodestar6666 发表于 2023-4-18 15:14 你按照参考电路这个仿真信号来仿真,VDD别上升那么快。
yxpkq 发表于 2023-4-18 18:14 上升时间已经改为30u了 还是会过冲 之前是1u
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