DC综合问题

许learner · 发表于 2023-3-28 14:40:35

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各位大佬，小白想请教一个问题。我用DC 读入RTL设计后，开始写时序约束，在声明时钟时，遇到一个这样的问题。
如下图所示，该模块内部进行了2分频操作，最终是cpu_clk_div2 ,该寄存器在该模块内部又输入到其他的子模块里了，因此我想将时钟声明到该寄存器上，但是DC使用 get_pin 找不到该寄存器，只能用get_nets -hier 才能找到

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请问我该如何声明该时钟

shidihahaha · 发表于 2023-3-29 10:02:59

DC elaborate会给寄存器加后缀，get_pins -hier -filter "full_name =~ *cpu_clk_div2_reg_/Q"

mgc455 · 发表于 2023-3-29 11:15:09

建议把这个产生时钟的部分写成一个模块，例化出来，通过对模块的输出 get pin 限制

许learner · 发表于 2023-3-30 19:33:30

shidihahaha 发表于 2023-3-29 10:02
DC elaborate会给寄存器加后缀，get_pins -hier -filter "full_name =~ *cpu_clk_div2_reg_/Q"

谢谢，大佬

许learner · 发表于 2023-3-30 19:35:42

mgc455 发表于 2023-3-29 11:15
建议把这个产生时钟的部分写成一个模块，例化出来，通过对模块的输出 get pin 限制 ...

嗯，以后多注意

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