verilog中类软件变量coding问题

Mr.F_zyd

我有这样一个场景：
integer k [10:0];
assign k[0] = 0;


for （i=0; i<10; i=i+1） begin
    if(X) begin
        k[i+1] = k[0] + 2;

        a[k[i+1]] = 1'b1;
    end
    else begin
        k[i+1] = k;
    end
end


在上面代码中我想把k当成类似软件里面的变量来用，在循环体里面根据一定条件赋予新的值，然后将k作为地址使用。上面这种写法仿真没问题但红色部分不可综合，大家在遇到类似场景一般怎么处理的呢？已知使用chisel可解决，但无奈学习成本高，是不是只能用软件来写了。

糊粘丶

红色部分不可综合？纯组合逻辑电路实现还是可以插入寄存器？你的思路应该是怎么让它映射成电路，怎么让它可以综合。

Mr.F_zyd

   

糊粘丶 发表于 2023-3-24 11:14
红色部分不可综合？纯组合逻辑电路实现还是可以插入寄存器？你的思路应该是怎么让它映射成电路，怎么让它可 ...

这是一个纯组合逻辑，我想表达的是Verilog怎么使用带变量的地址，因为这是不符合语法的。

kk2009

systemverilog里可以用变量的。genvar