对组合逻辑 assign 和 always 有什么不同吗？

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如题。想要实现 c = a + b的功能，不用时序电路，只用组合逻辑。我看别人用了方法一，我用了方法二，想问下各位大佬，有什么区别吗？


方法一

   

        

            
1. module addr(
   
2. input [3:0] a,
   
3. input [3:0] b,
   
4. output reg [4:0] c;
   
5. )
   
6. 
   
7. always @(*)
   
8. begin
   
9.         c = a + b;
   
10. end
    
11. endmodule
            

   

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方法二

   

        

            
1. module addr(
   
2. input [3:0] a,
   
3. input [3:0] b,
   
4. output [4:0] c;
   
5. )
   
6. assign c = a + b;
   
7. 
   
8. endmodule
           

   

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zx7504081

尝试综合了一下，无论synplify还是Vivado电路都是一样的。
个人理解为：加法逻辑是一样的，唯一区别是assign输出是wire型，always输出是reg型。但是虽然声明为reg型，但是输出并不会综合成FF，网上说只有仿真的时候输出才会视为FF

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zx7504081 发表于 2023-3-20 11:27
尝试综合了一下，无论synplify还是Vivado电路都是一样的。
个人理解为：加法逻辑是一样的，唯一区别是assig ...

和其他人讨论也是类似的结论。两种写法应该是习惯问题。还有用reg可以避免一大堆 ? : 而使用  if-else可能会写的清楚一点。

clannad9

a啊。。