veriloga提示generate语句必需包含常量整型表达式

调皮捣蛋 · 发表于 2023-3-11 11:51:20

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我用veriloga语言写了一个generate语句，可是veriloga提示generate语句必需包含常量整型表达式，但是这个bits我早就定义成常量整型了呀，为什么会这样呢？

zx7504081 · 发表于 2023-3-11 15:00:00

本帖最后由 zx7504081 于 2023-3-11 15:44 编辑

你这是AHDL吧，不算是Verilog。AHDL的语法我不太懂

PS，我刚搜了一下，这应该也算，称为Verilog-A

调皮捣蛋 · 发表于 2023-3-11 16:03:14

zx7504081 发表于 2023-3-11 15:00
你这是AHDL吧，不算是Verilog。AHDL的语法我不太懂

PS，我刚搜了一下，这应该也算，称为Verilog-A

是的

，这是verilog的模拟扩展语言，叫做Veriloga

verilog不是只能产生数字信号嘛，所以我想做ADC就不能用verilog了，用了这个veriloga，刚开始用不熟悉，verilog使用者应该更多

xdf666 · 发表于 2023-4-12 19:57:25

楼主你好，问题解决了没

调皮捣蛋 · 发表于 2023-4-12 21:04:22

xdf666 发表于 2023-4-12 19:57
楼主你好，问题解决了没

我是这样想的哈，veriloga编译的时候不会求值，就像那个generate里面用bits，编译的时候bits就是一个变量，自然就不被允许了

是不是有一种编译指导语句的概念？就是在编译时求值，那样的话用编译指导只能是提高代码的可读性，做不到可配置（parameter定义的才是可配置的）
我后来放弃了，我直接用常数代替bits了

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