MOS开关导通特性

zhucl · 发表于 2023-2-8 15:36:20

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最近设计中突然发现一个问题，请大神们指教

MOS管作为开关时，存在导通电阻导致输出略小于输入，所以想通过降低宽长比来减小导通电阻，从而减小压降。
分别仿真ro和w的曲线，但是发现随着ro减小，输出反而损失的压降更大！！
请问是什么原因？

cjs996 · 发表于 2023-2-8 16:37:51

存在衬偏的影响。

狒狒的柯基 · 发表于 2023-2-8 16:57:19

个人认为，你的这个传输损失主要是NMOS管做开关时的阈值损失，导通电阻的影响是次要的。

NMOS导通要求Vgs>Vth，即你的输出点至少需要比栅端clk信号低一个阈值电压的数值，而你的clk信号也只有3.3V，所以输出比3.3V低是很正常的。

如果想消除这个阈值损失，你可以改用PMOS开关，或者把clk信号幅值拉高（如果3.3V是Vdd那会需要自举电路）。

另外，根据你的仿真结果，应该是W越大损失越多。你可以仿真试试看只调大W对MOS的阈值电压带来的影响，我觉得应该就可以解释了。

如有错漏大家可以相互交流~

麦茬 · 发表于 2023-2-8 17:09:18

改传输门，或者用个boostrap

zhucl · 发表于 2023-2-8 17:54:38

狒狒的柯基发表于 2023-2-8 16:57
个人认为，你的这个传输损失主要是NMOS管做开关时的阈值损失，导通电阻的影响是次要的。

NMOS导通要求Vgs> ...

感谢解惑，仿真了Vth和w的曲线，确实vth会随着w增大而增大，附上图片

Shuralee · 发表于 2023-2-10 15:06:46

降低宽长比？

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