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kanchiam 发表于 2023-1-31 11:40 這只是PLL鎖定的過程 PLL的pfd 是鎖 frequency 和 phase 如果頻率不同,就會產生你形容的狀況
pzp999555 发表于 2023-1-31 14:18 谢谢前辈回复,然后我还有一个问题。在稳定时,ref_clk与fbk_clk之间的相位差过大,这会是什么原因造成的 ...
kanchiam 发表于 2023-1-31 15:26 你這個phase error有點大 應該有可能pll phase 還沒完全鎖定 看一下20us的位置
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