schematic生成verilog的可行性

IC_Ry.Chow · 发表于 2023-1-5 16:56:14

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大神们，Candence里面可以用schematic生成verilog吗，用生成symbol的方式去生成，只会出现Pin的相关定义，求教一下

luminedinburgh · 发表于 2023-1-5 21:34:25

可以，SMG，schematic model genetrator, 搜下内置的教程吧。

IC_Ry.Chow · 发表于 2023-1-6 13:25:53

luminedinburgh 发表于 2023-1-5 21:34
可以，SMG，schematic model genetrator, 搜下内置的教程吧。

OK，感谢

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