关于memory compiler生成的SRAM综合的问题

Bealan

模块里有使用到memory compiler生成的SRAM，在进行DC综合时，同样也生成了对应的.lib文件并转换为.db文件读取。但是仍然出现以下错误：
    Compiling source file ../source/tw_64x33.v      Error: ..//source/tw_64x33.v:79: case equality (===) is not supported by synthesis. (VER-189)
问题：
     1、综合时，是不是不需要读入SRAM的.v文件？（即上述tw_64x33.v文件）
     2、具体应该怎么完成综合工作？

hiee

综合读的是db或者lib，仿真用.v

Love24

综合时filelist.f中不能添加sram的行为模型.v文件，只要把.db放到link library下就行；

Bealan

好的~谢谢楼上两位大神，已解决。

JIAOFUJUN

   

Bealan 发表于 2022-12-2 09:58
好的~谢谢楼上两位大神，已解决。

那sram的dc综合流程是怎么样的？还需要约束时序嘛？

Bealan

   

JIAOFUJUN 发表于 2025-4-5 01:05
那sram的dc综合流程是怎么样的？还需要约束时序嘛？

正常的时序约束是读入 sdc 文件，约束时钟定义，端口delay等；
一般来说，综合时，将 sram 的 db 文件读进来就可以了，非特殊情况不需要对 mem 进行约束；

特殊情况有：
      如果 mem delay 特别大，是异常现象的话；就需要翻阅 mem 的 userguide 查看是否是某一些 pin 的使用出了错；
      或者翻阅 mem 的 lib 文件查看 delay 值特别大是处于哪种 case；
      不同厂商(samsung、arm) 的 mem ，需要对特定接口进行专门的钳位处理，否则 delay 会不真实；

      如果 rtl 中对某些端口的钳位出现异常，而当前还没有改代码，可以先在 sdc 中，对这个 pin 进行 set_case_analysis 约束；后续再修改 rtl 代码即可；