组合逻辑的延迟约束

wmchpu · 发表于 2022-9-16 09:43:28

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请问坛里的大神，数字模块中有一部分纯组合逻辑，要求组合逻辑的延迟尽可能一致，这种路径怎么在PR里面做约束？

lzqxiang · 发表于 2022-9-16 10:58:03

set_max_delay

wmchpu · 发表于 2022-9-16 14:29:35

lzqxiang 发表于 2022-9-16 10:58
set_max_delay

试了一下，set_max_delay，set_min_delay做不平

jasper0608 · 发表于 2022-9-17 10:44:04

PNR手動調

兔子IC · 发表于 2022-9-19 14:34:31

wmchpu 发表于 2022-9-16 14:29
试了一下，set_max_delay，set_min_delay做不平

条数多不多？工具做不好，可以写脚本自己处理

欢迎加wx: pr-hao123，拉你进数字后端群

cocoonqqq · 发表于 2022-9-19 14:36:25

如果你这些逻辑都是到端口上的话，又用innovus的话，可以考虑试试bufferTreeSynthesis .
但这个命令比较老，得看还支持不

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