veriloga如何表示三态门

BrianLyx

如何用veriloga（注意，不是veriloga-HDL，是verilog-A）表示三态门？重点是如何表示高阻态

BrianLyx

补充：如果我2个三态门的输出(Y，inout型)相接在一起，一个输入A，一个输入B，控制信号相反，用model进行仿真时，Y跟随控制信号相应输出A和B。但是替换成va后，则会显示输出短路，何解？
FATAL: The following branches form a loop of rigid branches (shorts) when added to the circuit:
       I1 : Y_flow (from Y to 0)

Twonej

如果en大于阈值，则输出正常逻辑
如果en小于阈值，则输出端口电流为零

andy2000a

simple switch verilogA  code


module simple_switch(in, out, tp);
input   in, tp;
output     out;

electricl     in, out, tp;
parameter   real   vth =0.4;
real        vout

analog begin
  if (V(tp) >= vth) begin   

      vout = V(in);   

      end else
       vout = 0;         


V(out) <+ vout;

end


endmodule