CML VCO buffer

PDCA · 发表于 2022-9-2 18:57:49

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CML电路怎样将VCO输出的clk信号的上升下降沿推的陡一点，clk信号摆幅为400mV,中心电平1.5V。
之前看有人提过CML限幅，这个具体怎么操作呢，会不会影响clk占空比？

上官轩晖 · 发表于 2022-9-4 10:37:23

振荡频率处的增益需要大于1

PDCA · 发表于 2022-9-5 09:05:07

上官轩晖发表于 2022-9-4 10:37
振荡频率处的增益需要大于1

能详细说说吗

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